TY - JOUR A2 - Margala, Martin AU - Dinelli, Gianmarco AU - Meoni, Gabriele AU - Rapuano, Emilio AU - Benelli, Gionata AU - Fanucci, Luca PY - 2019 DA - 19/10/22 TI - An FPGA-Based Hardware Accelerator for cnn Using On-Chip Memories Only:设计基准与英特尔Movidius神经计算棒SP - 7218758六世- 2019 AB -在过去的几年,卷积神经网络用于不同的应用程序,由于他们的潜力进行任务通过使用减少了参数的数量相比与其他深度学习的方法。然而，功耗和内存占用限制(典型的边缘应用程序和可移植应用程序)通常会与准确性和延迟需求相冲突。由于这些原因，商用硬件加速器变得流行起来，这要归功于它们的架构设计用于推理一般的卷积神经网络模型。然而，现场可编程门阵列代表了一个有趣的前景，因为它们提供了实现特定卷积神经网络模型的硬件架构的可能性，在延迟和功耗方面有希望的结果。在本文中，我们提出了一种用于可分离卷积神经网络的全片上现场可编程门阵列硬件加速器，它是为关键字定位应用而设计的。我们从Intel Movidius神经计算棒之前的工作中实现的模型开始。为了实现我们的目标，我们通过一个比特真实的模拟适当地量化了这样一个模型，并且我们实现了一个专门使用片上内存的专用架构。将Xilinx和Intel在不同的现场可编程门阵列系列上的应用结果与神经计算棒上的实现进行了比较。分析表明，通过FPGA解决方案，可以以较高的设计工作量和开发时间为代价，获得较好的推理时间和每个推理结果的能量，且具有相当的精度。 SN - 1687-7195 UR - https://doi.org/10.1155/2019/7218758 DO - 10.1155/2019/7218758 JF - International Journal of Reconfigurable Computing PB - Hindawi KW - ER -